Čo je to vhdl program pre master slave flip flop?

```vhdl

-- Master-Slave Flip-Flop s aktiváciou hodín

knižnica ieee;

použite ieee.std_logic_1164.all;

entita master_slave_ff je

prístav (

clk :v std_logic;

ce :v std_logic;

d :v std_logic;

q:out std_logic

);

end master_slave_ff;

architektúra rtl master_slave_ff je

signál q_master :std_logic :='0';

začať

proces (clk, ce)

začať

if rise_edge(clk) then

ak ce ='1', potom

q_master <=d;

koniec ak;

ukončiť proces;

proces (clk)

začať

if rise_edge(clk) then

q <=q_master;

koniec ak;

ukončiť proces;

koniec rtl;

```