Čo je kód VHDL na implementáciu AND gate?

knižnica IEEE;

použite IEEE.STD_LOGIC_1164.all;

entita AND_gate je

prístav (

A:v STD_LOGIC;

B:v STD_LOGIC;

Y:mimo STD_LOGIC

);

end AND_gate;

architektúra Správanie AND_gate je

začať

Y <=A a B;

end Behavioral;

```

• Predchádzajúca strana: Čo je periperál? 
• Ďalšia strana: Čo vyrába AMD?