Vitajte na [www.pocitac.win] Pripojiť k domovskej stránke Obľúbené stránky
Spustenie nového projektu . Otvoriť Xilinx ISE a kliknite na menu " Súbor " na , voľbou " Nový projekt " . Pod názvom projektu , vyberte položku " Full_Adder " a vyberte " HDL pre Top - Level " typu zdroja .
2
Zvoľte nastavenie . Vaše nastavenie bude závisieť na tom , čo systém používate . Zadajte príslušné nastavenia pre rodiny , zariadení a balíčka . Napríklad , ak používate Xilinx Spartan 3 , mali by ste si vybrať Spartan3 , XC3S200 a FT256 , resp . Pre syntézu nástroje , výber XST ( VHDL /Verilog ) ; Simulator , ISE Simulator ( VHDL /Verilog ) . A preferovaný jazyk Verilog
3
vytvoriť nový zdroj . Kliknite na tlačidlo " Ďalšie " , až sa dostanete na " vytvoriť nový zdroj " a potom kliknite na " nový zdroj " a zvoľte " Verilog modul . " Označiť ju " Half_Adder " a pokračujte kliknutím na tlačidlo " Next " , kým tlačidlo " Finish " príde , kliknite na neho . Modul by mal teraz zobrazí .
4
Spustite modul . Deklarovať svoje vstupy a výstupy pre moduly pomocou primitív . Polovice sčítačka by mala byť zložená z dvoch 1 - bitové vstupy a dvomi 1 - bitové výstupy , ktoré sú spojené s 1 XOR a 1 a brány . Pravým tlačidlom myši kliknite na " syntetizovať " a menu sa objaví okno . Zvoľte " Spustiť " . Program bude prebiehať prostredníctvom procesu a potom, čo urobil , by sa malo objaviť hlásenie , že syntéza bola úspešne dokončená .
5
Zobrazte hardware . Pod Synthesis , double - kliknite na " Zobraziť RTL " vychovávať bloková schéma hardware . Dvakrát kliknite na bloku sa zobrazí schéma obvodu a skontrolujte , že je naprogramovaný .
Copyright © počítačové znalosti Všetky práva vyhradené