Ako analyzovať váš systém Verilog tvrdenie

Verilog je programovací jazyk , ktorý popisuje digitálny hardvér . Tvrdenia sú výroky , ktoré definujú očakávané podmienky v rámci programu . V Verilog , tvrdenie sa používajú na definovanie uvádza , že váš obvod by mal stretnúť počas normálnej prevádzky . Tieto tvrdenia môžu byť použité na analýzu obvodu pre poruchy . Všetky programovanie chyby môžu viesť k zlyhaniu tvrdenia , ktorá vám pomôže sledovať chybu späť do jeho príčinu . Mali by ste pridať tvrdenia do svojho programu , Verilog , ktoré vám pomôžu ladenie systému , a ako nástroj na podporu ďalších programátorov pri preskúmaní kódu . Veci , ktoré budete potrebovať
Verilog integrované vývojové prostredie ( IDE ) , ako Altera Kvartus II ( pozri Zdroje na odkaz )
Zobraziť ďalšie inštrukcie Cestuj 1

Otvorte Verilog IDE po kliknutí na jeho ikonu . Vytvorte nový projekt kliknutím na " Súbor " a potom zvolíte " Sprievodca vytvorením projektu . " Sa zobrazí nové okno projektu . Vyberte názov a adresár pre tento projekt . Stlačte tlačidlo "Ďalší " pre presun cez zvyšok stránok , takže všetky nastavenia na predvolené hodnoty . Stlačte tlačidlo " Dokončiť " vytvorte projekt .
2

Vyberte " Súbor " a potom " Nový " otvorte okno vytvorenie súboru . Vyberte " Súbor Verilog HDL " a stlačte tlačidlo " OK " pre pridanie nového Verilog súbor do projektu . Blank Verilog súbor sa zobrazí v hlavnom okne textového editora .
3

Vytvorte modul s názvom po skončení projektu . Napríklad , ak váš projekt sa volá " tvrdenie " , môžete napísať nasledujúcu definíciu modulu : Spojené

modul tvrdenie ;
4

deklarovať dva registre , ktoré držia hodnoty , s názvom " A " a " B " , ako je toto :

reg a , B ,
5

Nastavte počiatočnú hodnotu pre každý registrovať ako tohle :

počiatočné začať = 0 , počiatočné začať B = 1 ;
6

Predpokladajme , že máte " keby " vyhlásenie , že testuje , či " A " nie je presne " B " , v tomto bode v programe , malo by to byť vždy pravda , pretože " a " a " B " , sa práve inicializovaný pri rôznych hodnotách . To by bolo skvelé miesto , aby si " assert " vyhlásenie . Napíšte nasledujúce " if " vyhlásenie , nasleduje " presadiť " vyhlásenie :

if ( ! = B ) assert ( ! = B ) ;
7

Napíšte viac verbose " tvrdí , " vyhlásenie , že vypíše hlásenie vždy , keď je " tvrdí , " výkaz spracovaný . Nahradiť " assert ( A = B ! ) , " Vyhlásenie týmto :

assert ( ! = B ) $ display ( " . Tvrdenie prešiel nerovná B. " ) , inak $ error ( " Vyhodnotenie výrazu zlyhalo rovná B. . " ) ;
8

spustite program stlačením zeleného tlačidla " Play " sa nachádza na hornej lište . Program by mal vytlačiť nasledujúca správa : " Assertion prešiel . Nie je rovné B. " Avšak, ak sa objaví nejaký problém , ktorý nastaví hodnotu " B " na nulu , tvrdenie zlyhá a zobrazí chybové hlásenie " Vyhodnotenie výrazu zlyhalo. Rovná B. Objaví sa " .
9

Použite tvrdenie správy analyzovať stav vášho programu a overte všetky vaše predpoklady o dizajne . Keď tvrdenie opakovane zlyhá , je chyba v programe , ktorý nesplní svoje konštrukčné kritériá . Môžete pracovať svoju cestu z tvrdení späť na príčinu tejto chyby .

• Predchádzajúca strana: Ako zlúčiť DNN & XMOD Hľadať 
• Ďalšia strana: Ako rozvíjať aplikácie DirectShow kamery